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8008H–AVR–04/11
ATtiny48/88
14. SPI – Serial Peripheral Interface
14.1
Features
Full-duplex, Three-wire Synchronous Data Transfer
Master or Slave Operation
LSB First or MSB First Data Transfer
Seven Programmable Bit Rates
End of Transmission Interrupt Flag
Write Collision Flag Protection
Wake-up from Idle Mode
Double Speed (CK/2) Master SPI Mode
14.2
Overview
The Serial Peripheral Interface (SPI) allows high-speed synchronous data transfer between the
ATtiny48/88 and peripheral devices or between several AVR devices.
Figure 14-1. SPI Block Diagram
(1)
Note:
1. Refer to Figure 1-1 on page 2, and Table 10-5 on page 69 for SPI pin placement.
SP
I2
X
SP
I2
X
SP
IF
SP
IE
SP
E
DO
R
D
DO
R
D
MS
T
R
SP
E
MS
T
R
CP
O
L
CP
H
A
SP
R
1
SP
R
0
WC
O
L
SP
R
1
SP
R
0
DIVIDER
/2/4/8/16/32/64/128
XTAL
SELECT
SPI CONTROL
SPI INTERRUPT
REQUEST
INTERNAL
DATA BUS
SPI STATUSREGISTER
SPI CONTROL REGISTER
MSB
CLOCK
LOGIC
CLOCK
MSTR
SCK
MISO
MOSI
SS
SPE
P
IN
C
O
NT
R
O
L
O
G
IC
LSB
S
M
S
M
8
M
READ DATA BUFFER
SPI CLOCK(MASTER)
8 BIT SHIFT REGISTER
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